SimVisFSM(Verilog.zip)

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シミュレーション時に、ステートマシンのステート名が波形表示されるようにコーディングしたVerilog サンプルコードです。
ステートマシンのコード例として、VHDL の場合は、type 宣言で列挙したステート名を使ってコーディングしたものが一般的です。
またVerilog の場合は、parameter 宣言(localparam 宣言も含む)したステート名を使ってコーディングしたものを多く目にします。
これらをModelSim 等でシミュレーションすると、VHDL の場合は波形にステート名が表示されますが、Verilog の場合はステート名ではなく、エンコード値(parameter 宣言部における代入元の即値)が表示されます。後者の場合、表示される2 進や16 進の数値からでは、それがどのステートを表しているか分かり難いため、常にparameter 宣言部と照合しながら波形確認したり、表示のためだけに別途デコード表記を追加したりすることもあるようです。
本サンプルコードでは、あまり大ごとに考えず、波形にステート名を表示するためのトリックをご紹介します。
ネタバレになるため詳細はソースに譲りますが、その多くを占めるコメント文で、今回例として用いたステートマシンの仕様と、普段目にすることの多いステート名が表示されないスタイルのサンプルを記載しています。そしてソースの最後に登場する非コメント部分が、シミュレーション時にステート名が表示されるスタイルのサンプルとなっています。
なお、本サンプルコードは、”個々のステートが重複しないこと”、”ステート信号とステート名との比較によって、簡単にデコード部が記述できること”等の基本部分を満足すれば、回路的に冗長なステートビットがコーディングされていてもOK、それらは後の論理合成ツール等によって除去されるはず、という方針のトリックコードです。
各ステートにどんなビット列を設定するか、どんなカウンタをベースにするか等を、ツールではなく、設計者が工夫してハンドアセンブルするようなケースには全く向きませんので、悪しからず。


言語はVerilogを使用しており、Verilog95以降の環境に適合します。
字下げはハードタブを使用しています。タブの設定はタブストップ4でご覧下さい。

ドキュメントはこちら->https://gopher-tec.jp/web_store/DOC/SimVisFSM.pdf

¥ 1,000

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